在V5 --220T的開發(fā)板上設(shè)計(jì)一個(gè)LED跑馬燈實(shí)驗(yàn)室時(shí)為什么要用到差分信號的技術(shù)呢？因?yàn)樗麑蓚€(gè)信號偶合在一起,，并確保這兩個(gè)信號之間保持180度的理想相位偏移,，這可以解決噪聲問題。差分信號傳輸技術(shù)使信號源電流和反饋電流方向正好相反,。以信號源參考層來看,，這些電流的影響多半會互相抵消。若將接地或參考層的反饋電流全部加起來,，其總和好為零,。這使得耦合差分信號有較大的抑制噪音能力，免受來自參考層,、相鄰網(wǎng)絡(luò)及附近其他的電子噪音源產(chǎn)生的耦合電能影響,。在此用到的是IBUFGDS （帶可選端口的專用差分信號輸入緩存），程序中的IBUFGDS模塊是從Language Templates 中調(diào)用的原語（Primitive）,，原語在設(shè)計(jì)中可以直接例化使用,，是直接的代碼輸入方式,。但只有相應(yīng)配置的硬件才能執(zhí)行相應(yīng)的原語，并不是所有的原語都可以在任何一款芯片上運(yùn)行,。
  在編寫模塊代碼時(shí)先聲明的寄存器類型后聲明輸入或是輸出,，本以為Verilog 是并行的執(zhí)行，前后都沒關(guān)系呢,，結(jié)果綜合時(shí)出現(xiàn)了錯(cuò)誤,。所以得出結(jié)論：聲明變量時(shí)先聲明輸入或是輸出，然后再聲明寄存器類型或是wire型,。
  分配管腳時(shí)clk_n和clk_p本來想的是分配到AP30和AN30,，結(jié)果分配時(shí)只能出現(xiàn)一個(gè)管腳的填寫，其實(shí)只要填上一個(gè)另一個(gè)自動(dòng)分配,。因?yàn)閏lk_n和clk_p是IBUFGDS中的兩個(gè)輸入,，故輸入一個(gè)另一個(gè)就自動(dòng)分配了。
 

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