采集系統(tǒng)規(guī)格：

  系統(tǒng)采用基于FPGA的采集加數據分析系統(tǒng)，包括如下幾個部分：
  1．10bit2.2GSPSADC,，單通道,。采樣率可以通過軟件設置,。
  2．低噪聲模擬前端,，支持+/-5V~+/-200mV信號輸入，50Ω阻抗BNC接口,。
  3．板載256MBDDR2內存,。
  4．優(yōu)化的USB2.0傳輸接口，支持33MB/s的連續(xù)傳輸速率,。
  5．支持外部觸發(fā)輸入,。
  6．16個可編程GPIO，可用于系統(tǒng)控制,。
  7．高穩(wěn)定度,，超低低抖動時鐘發(fā)生器。
  8．低噪聲電源設計,。
  9．板載高精度自適應校準電路及算法,。
  10．LED顯示，指示毛刺數量和狀態(tài),。
  11．毛刺電平輸出,，兼容TTL電平,。
  12．FPGA實現實時毛刺檢測算法功能。
  13．采集數據時間戳功能,。
  14．用戶可通過小鍵盤或串口進行參數配置和模式選擇,。
  15．寬溫設計-20℃~+90℃
  16．供電需求，單電源12DC輸入,，1A電流,。
  17．外形尺寸：180mmX90mm

  系統(tǒng)整體框圖如下：

  方案描述：

  該采集系統(tǒng)主要用于長時間采集1通道脈沖信號：
  1．采集脈沖信號，實時檢測其脈沖上的毛刺,，并判斷有無毛刺,。
  2．對毛刺信號進行計數（通過數碼管顯示），實時上報毛刺情況（通過IO輸出）,。
  3．保證ADC的SNR以及長時間寬溫的工作穩(wěn)定性,。

  毛刺信號的檢測算法：

  輸出的信號如下：

 

  為了準確檢測包絡信號的毛刺，我們首先檢測信號峰值,，并判斷信號峰值的類型,，是真正的峰值，還是毛刺的峰值,。通過設置一定門限來區(qū)分毛刺和真正的峰值,。

  為防止信號噪聲的干擾，我們引入低通一階導和低通二階導的概念,。檢測流程如下：
 

  其核心算法判斷峰值中心,，并同時向左向右（時間前后）進行邊緣長度搜索，一單在門限以內還存在另一個峰值,，就可以判斷毛刺的存在,。哪怕倆個峰值相互重合，通過檢測峰值邊緣長度也能判別疊加在峰值上的毛刺,。

  同時為了準確的采集,，采集系統(tǒng)的信噪比SNR必須得到保證。影響采集精度的主要要素有以下幾點：

  量化誤差,、Clockjitter和ADCjitter,、數字以及電源干擾

  量化精度的提高：

  對于量化誤差對采集系統(tǒng)的影響,，我們在該系統(tǒng)中選用10bit的ADC,，理論

  

  Clockjitter的消除：

  該方案中采用溫度補償晶體TCXO以及業(yè)內頂級的JittercleaningCLKGenerator芯片來保證clock的穩(wěn)定性，Clockjitter的消除以及極低的Phasenoise,。

  在寬溫工作環(huán)境下,，普通的晶體隨著工作溫度的變化，晶體的穩(wěn)定度和頻率都會發(fā)生改變,，為解決該問題,，我們在設計中選用epson公司的TCXO,，該晶體具有業(yè)內領先的溫度穩(wěn)定性，在寬溫工作環(huán)境下不會超過+/-2ppm,，其溫度測試性能如下：

 

  對于時鐘芯片的選擇,，也是基于同樣的考慮，集成高精度高穩(wěn)定的VCO,，具有Jittercleaning功能和clkphaseadj功能,。通常，jitter由ADC本身的jitter和CLKjitter組成,，各自的RMS再組成總jitter的RMS：

 

  總jitter的RMS會在采集系統(tǒng)中產生白噪聲,，其關系如下：

 

  采集系統(tǒng)的總和

  采用本時鐘解決方案，其總的clockjitter在系統(tǒng)中完全能做到<1ps,。在忽略信號noise,，DNL等情況下，fin和clockjitter有如下關系：

 

  系統(tǒng)電源干擾的解決方案：

  1．電源抑制(PSR)是采集系統(tǒng)的比較重要的指標,，高的PSR能擬制電源上的CML共模噪聲,，該方案中選用的ADC具有80dB以上的電源擬制比。

  2.有效的數字-模擬電源隔離和濾波電路,。本方案中采用PICOR的專業(yè)有源EMI濾波器,，能在電源上產生65dB的共模制比和80dB的差模擬制比，遠遠高于通用的磁珠等EMI濾波效果,。

  3．合理的PCB布線和接地

  板卡實物圖: