超帶寬MIMO通信測(cè)試系統(tǒng)

  基于光纖接口的超帶寬MIMO通信測(cè)試系統(tǒng)可以完成4路寬帶信號(hào)收發(fā)(兩對(duì)IQ信號(hào)）測(cè)試，并進(jìn)行基于FPGA的實(shí)時(shí)數(shù)據(jù)處理的目的,。其中AD通道采樣率為10bit,1.25GS/s, DA通道為14bit, 1.5GS/s,。

采集模板規(guī)格：

  每個(gè)模塊集成4通道10bit 1.25GSPS ADC采集,。

  同時(shí)支持兩對(duì)IQ信號(hào)輸入,，采用交流差分藕合輸入方式,。

  每個(gè)模塊集成4通道14bit 1.5GSPS DAC采集,。

  同時(shí)支持兩對(duì)IQ信號(hào)輸出,，采用交流差分藕合輸出方式,。

  板載超低抖動(dòng)時(shí)鐘發(fā)生器,，時(shí)鐘模塊可以靈活更換，適應(yīng)不同采樣率需求,。

  支持外部10MHz參考時(shí)鐘輸入,，支持1pps參考輸入。

  支持同步校準(zhǔn)輸入,。

  采用Xilinx V6 FPGA作為數(shù)據(jù)收發(fā)控制,。

  板載2GB采集緩沖存儲(chǔ)器。

  16對(duì)SFP光纖收發(fā)模塊,，每對(duì)支持6.125Gbps傳輸速率,，支持Xilinx AURORA協(xié)議。

  附加17個(gè)用戶(hù)自定義IO,，支持2.5V LVTTL或LVCMOS電平,。

  附加25對(duì)LVDS通過(guò)高速連接器。

  4線(xiàn)SPI接口,，兼容3.3V電平,。

  單12VDC供電，功耗約20W,。

  外形尺寸：能安裝在標(biāo)準(zhǔn)19寸2U機(jī)箱中,。

同步模板規(guī)格：

  同步采集校準(zhǔn)系統(tǒng)。

  統(tǒng)一的基準(zhǔn)時(shí)鐘和觸發(fā)信號(hào)分發(fā),。

  模擬校準(zhǔn)信號(hào)輸出,。

  上位主控計(jì)算機(jī),，通過(guò)SPI設(shè)置參數(shù)。

采集模板實(shí)現(xiàn)框圖如下：

ADC規(guī)格如下：

  ADC型號(hào)：EV10AQ190A

  ADC輸出位數(shù)：10bit,，4通道采樣率1.25GSPS

  模擬帶寬：LF~2GHz

  輸入阻抗：100歐（差分）,，AC藕合

  輸入形式：SMA，差分輸入

  滿(mǎn)量程輸入幅度：500mVpp

DAC規(guī)格如下：

  DAC型號(hào)：DAC34SH84

  DAC輸出位數(shù)：16bit,，4通道采樣率1.5GSPS

  輸出阻抗：100歐（差分端）,，AC藕合

  輸入形式：SMA，差分輸出

  滿(mǎn)量程輸出幅度：500mVpp（單端）,，1Vpp（差分）

具有同步觸發(fā)和外參考時(shí)鐘輸入的采集時(shí)鐘模塊：

  該模塊為單獨(dú)一個(gè)PCB子板,，可以方便更換。當(dāng)更換為不同VCO型號(hào)時(shí),，可以支持靈活的輸出采樣時(shí)鐘,，覆蓋2.5GHz~到1080MHz（時(shí)鐘時(shí)采樣率的2倍）。

擴(kuò)展IO：

  1．DIO

    17個(gè)
    兼容2.5V LVTTL和LVCMOS
    連接器：?jiǎn)闻?/span>2.54mm通用連接器,。
    排列如下：

  2．高速LVDS輸入輸出

    數(shù)量25對(duì)

    LVDS速度1.25Gbps

    連接器：高密度連接器帶連接電纜

  3．SPI接口

    定義為4線(xiàn)SPI,，S_CLK、S_DIN,、S_DOUT,、S_EN。

    3.3V TTL電平,。

    連接器：8pin 2.54mm連接器,。

  4．狀態(tài)LED

    4個(gè)LED直接連接到FPGA上用于顯示。

同步模塊：

  產(chǎn)生同步四個(gè)采集模塊的基準(zhǔn)時(shí)鐘和同步信號(hào)

  同步校準(zhǔn)信號(hào)發(fā)生 

  通過(guò)自動(dòng)調(diào)節(jié)芯片內(nèi)部的延遲來(lái)達(dá)到輸出時(shí)鐘和參考時(shí)鐘的相位一致性,。

  沒(méi)有進(jìn)行zero delay補(bǔ)償?shù)臅r(shí)鐘輸入/輸出相位誤差約為664ps,，這個(gè)誤差是一個(gè)范圍，可能在0-644ps中隨機(jī)出現(xiàn),！經(jīng)過(guò)zero delay補(bǔ)償?shù)南辔徽`差如下圖：

關(guān)于秒脈沖同步控制：

GPS同步模塊由以下部分組成：

  GPS接收模塊：輸出1pps秒脈沖

  本機(jī)恒溫晶體：輸出10MHz

  時(shí)鐘馴服模塊：根據(jù)GPS輸出的1pps信號(hào),，同步每個(gè)采集模塊的本地恒溫晶體；同時(shí)產(chǎn)生1s頻率的

          同步時(shí)鐘信號(hào),。

  保障在GPS衛(wèi)星短時(shí)間失鎖情況下仍然能維持同步穩(wěn)定

采集間模塊同步機(jī)制：

  同步原理如下圖所示：

同步機(jī)制在采集模塊FPGA內(nèi)實(shí)現(xiàn),，采用兩種方式實(shí)現(xiàn)同步： 

  時(shí)間戳模式：驅(qū)動(dòng)時(shí)鐘為采集時(shí)鐘，頻率1.25GHz,，FPGA2/4分頻處理,，當(dāng)有觸發(fā)事件時(shí)，鎖存時(shí)間戳計(jì)數(shù)器,，將該計(jì)數(shù)器值同ADC數(shù)據(jù)值上傳服務(wù)器,。GPS同步模塊輸出的同步脈沖負(fù)責(zé)每秒為計(jì)數(shù)器清除一次，保證各個(gè)采集模塊的計(jì)數(shù)器同步。如果各個(gè)采集模塊是同時(shí)滿(mǎn)足觸發(fā)條件的,，此時(shí)各個(gè)通道的計(jì)數(shù)器值應(yīng)該相等,。

  絕對(duì)時(shí)間記錄模式：觸發(fā)脈沖輸出到GPS絕對(duì)時(shí)間計(jì)數(shù)器中；當(dāng)絕對(duì)時(shí)間計(jì)數(shù)器檢測(cè)到上升沿,，鎖定絕對(duì)時(shí)間計(jì)數(shù)器,，然后通過(guò)總線(xiàn)形式讀取當(dāng)前時(shí)間，同ADC采集數(shù)據(jù)上傳主機(jī),。