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量子加密通信驗證系統(tǒng)

量子加密通信驗證系統(tǒng)

1.概述：

項目背景：

本系統(tǒng)通過基于PCIE總線的高速ADC采集和高速DAC回放系統(tǒng)，實現(xiàn)量子加密通信中的實時大數(shù)據(jù)量傳輸,、同步接收和量子加解密計算,。系統(tǒng)中高速信號發(fā)生與同步采集系統(tǒng)主要用于高速光調(diào)制信號的產(chǎn)生和在接受端進行同步采集功能,。通過系統(tǒng)通過PCIEx8總線與計算機進行通訊（或者通過單獨的數(shù)字IO）,，同時能將需要輸送到光調(diào)制模塊的數(shù)據(jù)實時的從計算機中傳輸?shù)焦庹{(diào)制模塊上,；同時在接收端同步采集光模塊的解調(diào)信號并將解調(diào)的數(shù)字信號傳輸進計算機中,。板載的FPGA可以進行實時的高數(shù)據(jù)帶寬的量子加解密運算,，大大減輕計算機的負擔,。

系統(tǒng)原理圖：

需要配圖

我們面臨的挑戰(zhàn)：

1,、量子加密通信采用光通信模式，需要設計復雜的光電轉(zhuǎn)換設備,。
2,、收、發(fā)數(shù)據(jù)兩端距離較遠,，需要解決遠距離同步問題,。
3、加密算法數(shù)據(jù)量大,，且要求實時性,；FPGA并行算法開發(fā)復雜度較大,。
4、由于接收和發(fā)送均采用光脈沖信號,，這就需要特殊設計ADC的前端放大器,，和DAC的輸出驅(qū)動器。
5,、高速ADC和DAC芯片時鐘速度快,，數(shù)據(jù)線多，對FPGA接口的時序要求非常嚴格,。

解決方案：
整個系統(tǒng)由自行開發(fā)的高速AD/DA模塊（集成PCIE接口和DDR3高速儲存單元）和工控機業(yè)務板分為發(fā)送端部分和接受端兩部分,，板載一塊Xilinx公司V6系列FPGA進行統(tǒng)一的系統(tǒng)邏輯控制和數(shù)據(jù)轉(zhuǎn)送轉(zhuǎn)換。

發(fā)送端：
位于工控機中的PCIE接口主要負責將發(fā)送端用戶數(shù)據(jù)的發(fā)送到業(yè)務板的高速DAC上,，采用采用8xPCIE高速接口,，大可以產(chǎn)生1.5GB的連續(xù)讀寫數(shù)據(jù)流
終在DAC輸出產(chǎn)生符號率為1024的模擬信號：

14bit高速DAC，支持500MSPS的數(shù)據(jù)率,，1GHz的采樣時鐘驅(qū)動,。14bit位寬，保障1024符號率的數(shù)據(jù)足夠的信噪比和無INL誤差,。
1,、高板載4GB內(nèi)存，PCIEx8接口,，支持1.5GB的連續(xù)數(shù)據(jù)傳輸速率
2,、能實時并重復放送4G采樣點用戶數(shù)據(jù)。
3,、高速1GHzDAC時鐘產(chǎn)生和驅(qū)動,，數(shù)據(jù)同步的時鐘與同步觸發(fā)信號輸出。
4,、板載高速大規(guī)模FPGA,，用戶可自定義邏輯。
5,、高速信號放大輸出,。
6、可編程低抖動時鐘發(fā)生器,。

接收端
同理,，接受端也部署了相同的發(fā)端系統(tǒng)用于解調(diào)。同樣需要業(yè)務板上的高速DAC和PCIE高速接口傳輸數(shù)據(jù),。為采集光解調(diào)模塊輸出的4個相位的3電平信號,，我們在接收端業(yè)務版上安置了2塊雙通道高速ADC，采樣率為1GSPS,，8bit精度,。由于采樣數(shù)據(jù)只是3電平歸零碼（RZ）,，經(jīng)過轉(zhuǎn)換后變?yōu)?bit歸零碼（NRZ），因此我們采用PCIE接口同步接受ADC的輸出數(shù)據(jù)就可以滿足帶寬和容量的需求了,。

框圖如下：需要配圖

系統(tǒng)各功能模塊描述：

高速DAC接口
由于絕大多數(shù)FPGA芯片都無法工作在1GHz時鐘頻率下,，我們選用的DAC芯片提供了雙通道LVDS接口，將數(shù)據(jù)率減小到500MSPS,減小了FPGA設計難度和提高了系統(tǒng)的可靠性,。
DAC同F(xiàn)PGA的接口為LVDS

高速DAC接口

上圖所示,，數(shù)據(jù)DDR形式，數(shù)據(jù)的速率為時鐘的兩倍,。

時鐘方案如下所示：

時鐘方案

DAC的時鐘有著特殊的設計,，可以通過環(huán)回來抵消PCB的延遲，從而更能可靠的傳輸數(shù)據(jù),。

1GHzSPSADC方案：

我們采用兩片Dual1GSPS8bitADC作為光解調(diào)信號的采集器,。

ADC的規(guī)格如下：需要配圖

其框圖為：

系統(tǒng)中我們采用兩片DualADC組成4相位的時間交錯采集系統(tǒng)，來分別采集光解調(diào)器輸出的4個不同相位的1GSPS歸零碼數(shù)據(jù),。

4.4FPGA邏輯方案：

FPGA整體方案如下所示：

4FPGA邏輯方案圖

4.4.1發(fā)送端FPGA邏輯：
由于IP限制,，該模塊并不能支持3b(3倍頻串行)傳輸，只能4b,，8b等倍率傳輸,，這就限制了我們大利用數(shù)字板卡帶寬的想法。只能采用如下方式進行數(shù)據(jù)編組：每塊卡32bit編為兩組,，高10位和低10位,；工作在125M下，輸入到FPGA后合并為250M速率的10bit數(shù)據(jù),。系統(tǒng)共用4塊卡同時發(fā)送250M速率的10bit數(shù)據(jù)，我們就得到4個相位的數(shù)據(jù),，在FPGA中進行串行化,，終得到1G速率的10bit數(shù)據(jù)。

發(fā)送端的FPGA邏輯如下圖所示（14bitDAC）：

輸入端需要加入同步FIFO進行各通道數(shù)據(jù)的對齊,。

4.4.2接受端FPGA邏輯：

接收端要輸入1GSPS@8bit的數(shù)據(jù),，同樣要使用到ISERDES模塊，包括時鐘驅(qū)動部分的邏輯如下圖所示：

當數(shù)據(jù)完成交錯采集后,，進入判決器模塊,，判決器將8bit的模擬信號判決為歸零碼，再經(jīng)過歸零碼到非歸零碼解碼器進行解碼：

輸出為1bitNRZ,，終輸出到PC中的數(shù)字IO卡中,。這樣大大降低了數(shù)據(jù)速率，同時數(shù)字板卡一次也能存儲更多的捕獲數(shù)據(jù),。

BIST（Buildinsystemtest）模塊方案：

BIST模塊通過產(chǎn)生或接受PRBSpattern和特定pattern,，來自動測試整個數(shù)據(jù)傳送鏈路各個節(jié)點的工作情況,，并能計算BER（誤碼率）。

模式1：
校驗數(shù)字IO卡輸入/輸出同F(xiàn)PGA間的鏈接通道,。
PRBS文件從PC經(jīng)過IO卡送入FPGABIST的RX模塊,，進行實時校驗。
FPGABIST的TX模塊發(fā)送PRBSPattern,，經(jīng)過IO卡送入計算機,，在進行PC上校驗文件。

BIST模式1