當(dāng)今高速AD采樣頻率單片可達(dá)幾個G,，這樣高的采樣頻率一般是通過多個AD CORE并行分時采集實(shí)現(xiàn)的，如此一來,，單通道AD采樣率也可上GHz,。但是面對這種情況,，F(xiàn)PGA時鐘的采樣點(diǎn)很難定位到數(shù)據(jù)的中心穩(wěn)定部分,，而可能正好處于采樣的AD變化區(qū)域,，并且AD芯片多跟數(shù)據(jù)線到達(dá)FPGA的延遲會有不等的值,。這跟AD數(shù)據(jù)線分配在同一BANK還是同時分在不同的BANK上有關(guān),，一般分在相同的BANK上并且通過手動布局可以使數(shù)據(jù)線相互之間的延遲差異很小,。

  因此，AD數(shù)據(jù)經(jīng)過FPGA端口后首先要進(jìn)行IODELAY的調(diào)整,，使AD數(shù)據(jù)線對齊,，即保證FPGA時鐘上升沿定位到AD數(shù)據(jù)線的中心，也保證后續(xù)數(shù)據(jù)處理能夠提供準(zhǔn)確的數(shù)據(jù),。

  下圖為不同頻率下,，數(shù)據(jù)線與時鐘線的相對延遲。可見,，在數(shù)據(jù)線速率達(dá)到800MB/s時,，時鐘的采樣數(shù)據(jù)與真實(shí)數(shù)據(jù)已經(jīng)差了一個周期。

            

  下圖為IODELAY調(diào)節(jié)流程及流程圖：
  首先,，進(jìn)行位調(diào)節(jié),，其次，進(jìn)行字調(diào)節(jié),。

            

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