當(dāng)今高速AD采樣頻率單片可達(dá)幾個(gè)G,，這樣高的采樣頻率一般是通過(guò)多個(gè)AD CORE并行分時(shí)采集實(shí)現(xiàn)的,，如此一來(lái),，單通道AD采樣率也可上GHz,。但是面對(duì)這種情況,，F(xiàn)PGA時(shí)鐘的采樣點(diǎn)很難定位到數(shù)據(jù)的中心穩(wěn)定部分,，而可能正好處于采樣的AD變化區(qū)域,，并且AD芯片多跟數(shù)據(jù)線(xiàn)到達(dá)FPGA的延遲會(huì)有不等的值,。這跟AD數(shù)據(jù)線(xiàn)分配在同一BANK還是同時(shí)分在不同的BANK上有關(guān),，一般分在相同的BANK上并且通過(guò)手動(dòng)布局可以使數(shù)據(jù)線(xiàn)相互之間的延遲差異很小,。

  因此，AD數(shù)據(jù)經(jīng)過(guò)FPGA端口后首先要進(jìn)行IODELAY的調(diào)整,，使AD數(shù)據(jù)線(xiàn)對(duì)齊,，即保證FPGA時(shí)鐘上升沿定位到AD數(shù)據(jù)線(xiàn)的中心，也保證后續(xù)數(shù)據(jù)處理能夠提供準(zhǔn)確的數(shù)據(jù),。

  下圖為不同頻率下,，數(shù)據(jù)線(xiàn)與時(shí)鐘線(xiàn)的相對(duì)延遲。可見(jiàn),，在數(shù)據(jù)線(xiàn)速率達(dá)到800MB/s時(shí),，時(shí)鐘的采樣數(shù)據(jù)與真實(shí)數(shù)據(jù)已經(jīng)差了一個(gè)周期。

            

  下圖為IODELAY調(diào)節(jié)流程及流程圖：
  首先,，進(jìn)行位調(diào)節(jié),，其次，進(jìn)行字調(diào)節(jié),。

            

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