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FPGA系統(tǒng)復(fù)位問(wèn)題探討

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掃一掃!FPGA系統(tǒng)復(fù)位問(wèn)題探討掃一掃!
瀏覽:- 發(fā)布日期:2015-04-06 19:37:00【

1.同步復(fù)位和異步復(fù)位的寫(xiě)法:

//======同步復(fù)位=======

always@(posedgeclk)

if(rst)

..........

elseif(....)

//======異步復(fù)位=======

always@(posedgeclkorposedgerst)

if(rst)

.........

elseif(......)
 

2.應(yīng)該選哪個(gè),?

  就實(shí)時(shí)性而言,異步復(fù)位較同步復(fù)位慢,。就穩(wěn)定性而言,,個(gè)人感覺(jué)同步復(fù)位相對(duì)而言比較穩(wěn)定。但是具體跟電路設(shè)計(jì)就我個(gè)人比較偏向于同步復(fù)位,,F(xiàn)PGA內(nèi)的一切邏輯都在統(tǒng)一的時(shí)鐘下動(dòng)作,,系統(tǒng)比較穩(wěn)定。而異步復(fù)位,,個(gè)人感覺(jué)會(huì)破壞整個(gè)系統(tǒng)的時(shí)鐘同步機(jī)制,。但是好多xilinx官方文檔采用的也是異步復(fù)位。所以,,系統(tǒng)能否穩(wěn)定工作關(guān)鍵還在于整個(gè)系統(tǒng)的設(shè)計(jì)架構(gòu),。


3.為什么?

  在異步復(fù)位的情況下,,復(fù)位信號(hào)與時(shí)鐘信號(hào)的相位不能確定,,會(huì)造成亞穩(wěn)態(tài)。

  說(shuō)簡(jiǎn)單點(diǎn),,寄存器是在時(shí)鐘的上升沿變化的,,這就要求輸入寄存器的信號(hào)在時(shí)鐘沿之后必須穩(wěn)定一段時(shí)間,否則時(shí)鐘沿也在變,,輸入數(shù)據(jù)也在變,,就不清楚到底輸出會(huì)變成什么了。

  復(fù)位信號(hào)也會(huì)造成一連串信號(hào)的變化,,因?yàn)閺?fù)位信號(hào)的不確定,,所以會(huì)造成這個(gè)問(wèn)題。


4.推薦的做法

  推薦的做法,,并不是直接使用Reset,,而是異步復(fù)位-同步釋放,。

  這種電路比較復(fù)雜,實(shí)際情況中有簡(jiǎn)化,。

  如果你的系統(tǒng)時(shí)鐘是連續(xù)的話(huà),,你可以使用將Reset信號(hào)打兩拍,然后上BUFG的方式,。

  你如果這樣做了,,Xilinx的工具會(huì)去分析Reset信號(hào)的時(shí)序,從而防止亞穩(wěn)態(tài)的產(chǎn)生,;你如果使用異步復(fù)位,,工具是沒(méi)法分析的!,!

  華為/中興這樣的公司,,因?yàn)樵O(shè)計(jì)很大,加上寫(xiě)代碼的人風(fēng)格不統(tǒng)一,,所以他們實(shí)際是在頂層里面專(zhuān)門(mén)建立一個(gè)復(fù)位模塊,,然后把異步復(fù)位時(shí)序化,這個(gè)就比較復(fù)雜了,。但是總的來(lái)說(shuō),,是同步的,所以不管你的子模塊是寫(xiě)的異步復(fù)位還是同步復(fù)位,,全部都變成同步的,。

 

  為了我們共同的目標(biāo)“做專(zhuān)業(yè)的高速數(shù)據(jù)采集廠(chǎng)商”而共同努力! 

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