以往要想以14bit分辨率,、2GS/s的速度檢測(cè)微弱脈沖信號(hào)，是無(wú)法實(shí)現(xiàn)的,，現(xiàn)在北京坤馳科技有限公司的ADQ14系列數(shù)據(jù)采集卡結(jié)合行業(yè)領(lǐng)先,、自身專有的降低噪聲技術(shù)開(kāi)發(fā)了相關(guān)的高級(jí)時(shí)域固件（ATD），實(shí)現(xiàn)了以上快速、高分辨率的微弱脈沖信號(hào)檢測(cè)功能,。該脈沖數(shù)據(jù)采集系統(tǒng)包含以下核心內(nèi)容：
·用于脈沖數(shù)據(jù)線性識(shí)別的濾波函數(shù)
·用于噪聲非線性抑制的閾值運(yùn)算函數(shù)
·通過(guò)重復(fù)測(cè)量計(jì)算波形平均抑制噪聲
1,，工作原理
高級(jí)時(shí)域固件的應(yīng)用目的是加強(qiáng)用于脈沖測(cè)量的高速數(shù)據(jù)采集卡的信噪比。固件包含一個(gè)基線調(diào)節(jié)器,、三個(gè)噪聲抑制級(jí)別、線性濾波,、非線性閾值,、能夠降低噪聲的重復(fù)測(cè)量波形平均功能。
ADQ14系列高速數(shù)據(jù)采集卡的每個(gè)通道都配置有一個(gè)高級(jí)時(shí)域固件（ATD）單元,，在相同的波形尺寸和累積數(shù)量設(shè)置下,，同步工作。每通道的閾值是獨(dú)立設(shè)置的,。
每通道高級(jí)時(shí)域固件的原理圖如下：
圖1
上圖的相關(guān)信號(hào)解釋及設(shè)置函數(shù)見(jiàn)下表：
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描述
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設(shè)置函數(shù)
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a
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模擬信號(hào)為單極脈沖（負(fù)極）
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b
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將模擬的直流偏置（DC-offset
0加到信號(hào)，以充分利用ADC幅度
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SetAdjustableBias
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c
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增益和偏移的數(shù)字化掃描
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SetGainandOffset
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d
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基線穩(wěn)定器,，DBS,脈沖數(shù)據(jù)系統(tǒng)內(nèi)利用專有算法的基線穩(wěn)定器,，DBS輸出是一個(gè)相對(duì)于用戶定義值的約束控制等值線
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SetupDBS
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e
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閾值運(yùn)算操作為將噪聲設(shè)置低于定義閾值以下的噪聲壓制，本處有一個(gè)用于信號(hào)加強(qiáng)的FIR線性濾波器和非線性噪聲抑制的閾值電壓
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ATDSetupThreshold
ATDSetupFilter
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f
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用于噪聲抑制波形平均重復(fù)測(cè)量一定數(shù)量的波形,，
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ATDSetupWFA
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g
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數(shù)據(jù)傳輸?shù)街鳈C(jī),，雙buffer時(shí),，即使進(jìn)行大量波形平均計(jì)算,，空載時(shí)間（dead-time）不受限制。
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h
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數(shù)據(jù)通過(guò) USB 3.0或PCIe 傳到主機(jī)
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See ADQ14 manual
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2,，模擬輸入
如圖1（a）,輸入模擬信號(hào)為單極性，這意味著信號(hào)相對(duì)于一個(gè)DC值基線和一個(gè)信號(hào)脈沖構(gòu)建的,。信號(hào)的DC值不必為0,，一些DC耦合的高速數(shù)據(jù)采集卡，將使得輸入信號(hào)的直流電平高于0點(diǎn),，如果需要,，AC耦合版本，可以移動(dòng)輸入DC電壓值,。
一個(gè)模擬的DC偏置加到信號(hào)中,，可實(shí)現(xiàn)ADC的對(duì)稱輸入范圍充分使用。這將使信號(hào)基線接近信號(hào)范圍的上限或下限,。峰值波形能覆蓋所有信號(hào)范圍,。直流偏置有效的加倍了單極信號(hào)的分辨率,。如圖1（b）.直流偏置（DC-offset）電壓由軟件控制，控制范圍為電壓上限到下限,，但好留有10%的范圍,，以適應(yīng)信號(hào)過(guò)沖,。
3,，零電位調(diào)準(zhǔn)和信號(hào)縮放
當(dāng)為了獲取理想電壓范圍使用直流偏置（DC-offset），基線接近信號(hào)一端,，如果需要，可使用數(shù)字化增益和偏置調(diào)整模塊來(lái)縮放信號(hào),。
4,，數(shù)字基線穩(wěn)定器，DBS
對(duì)于常見(jiàn)的直接信號(hào)分析,，模擬的直流電平（DC-level）是準(zhǔn)確的,然而,，為得到非線性閾值操作的佳性能，基線應(yīng)該鎖定為一個(gè)確定值,。本處由數(shù)字基線穩(wěn)定器（DBS）實(shí)現(xiàn),其配置在A/D轉(zhuǎn)換器之后。DBS是SP devices的一項(xiàng)專利技術(shù),，通過(guò)分析數(shù)據(jù),、找到和調(diào)整基線為22位精度的目標(biāo)值。如圖2.
目標(biāo)值由使用者設(shè)定,，好接近模擬增益（DC-offset）,，如果應(yīng)用了DC-offset這一功能。DBS應(yīng)用了模糊識(shí)別的方法進(jìn)行數(shù)據(jù)處理,，DBS是一直激活的,，其不斷的監(jiān)視和跟隨基線變化，并矯正基線為時(shí)不變值,。
圖2
5,，高級(jí)閾值設(shè)置
5.1 概述
閾值功能基于以下幾個(gè)基本模型（依據(jù)單極性脈沖的極性）,，如圖3.
·對(duì)于采集系統(tǒng)的正脈沖,，采樣低于閾值（設(shè)置的參考值）
·對(duì)于采集系統(tǒng)的負(fù)電壓，采樣高于閾值（設(shè)置的參考值）
處理結(jié)果為,，與閾值相等信號(hào)和低于閾值的信號(hào)被視為噪聲被移除。
圖3 正脈沖的基本閾值操作
5.2 利用濾波器的線性噪聲抑制
當(dāng)脈沖具有可以與本底噪聲分離的性質(zhì)時(shí),，濾波功能就可以用來(lái)加強(qiáng)信號(hào)特性,，之后性噪比會(huì)提高,，閾值精度也會(huì)提高。濾波器通常為形狀相關(guān)的,，使用濾波或相關(guān)功能時(shí),，脈沖由多個(gè)樣本復(fù)現(xiàn)出來(lái)。
例如：低通濾波器將辨別噪聲的高頻部分,，因此降低噪聲的峰值幅度,。
例如：對(duì)弱脈沖的形狀已經(jīng)初步了解時(shí)，使用濾波器相關(guān)到其形狀,，以放大這類有用形狀,，壓縮其他形狀，也就是壓縮噪聲,。
注意到,，濾波器僅對(duì)選擇的處理過(guò)程起作用，輸出數(shù)據(jù)并不濾波,。
5.3 應(yīng)用閾值
原理如圖4所示,，噪聲抑制的非線性部分,，原理是使得認(rèn)為是信號(hào)得部分為大幅度,，噪聲部分為小幅度。
在脈沖能夠識(shí)別的位置,，閾值應(yīng)用到濾波信號(hào),，高于閾值的原始信號(hào)極其位置會(huì)保存下來(lái),。注意到閾值應(yīng)用到濾波信號(hào),，因此原始非濾波信號(hào)數(shù)據(jù)為輸出數(shù)據(jù)，這是為了保留原始信號(hào)波形形狀,，圖中的延遲線（delay line）用來(lái)匹配分支運(yùn)行時(shí)間。
沒(méi)有脈沖的位置被寄存器R的存儲(chǔ)值代替,，寄存器R存儲(chǔ)值與DBS的目標(biāo)值相同,。
圖4 數(shù)據(jù)流,。濾波信號(hào)用于選擇采樣位置,，原始信號(hào)用于結(jié)果輸出
5.4 準(zhǔn)確度
閾值精度由DBS的準(zhǔn)確度決定，22bits,。通常,，DBS將依據(jù)22bits時(shí)的測(cè)量誤差調(diào)整基線值為14位整數(shù)，閾值和參考值為相同數(shù)據(jù)格式時(shí),，沒(méi)有舍入誤差,。
6 ,，波形平均
6.1 累加數(shù)據(jù)字
波形平均是利用累加器將波形相加后求平均，每個(gè)波形的個(gè)樣本加到其他波形的個(gè)樣本,，每個(gè)波形樣本都有相同的長(zhǎng)度,，每個(gè)數(shù)據(jù)字的尺寸為32bits,因此，輸入14bits數(shù)據(jù)高有效位（MSB）對(duì)齊到16bits字,。有16位的可用空間用于存儲(chǔ)附加信息,。這意味著硬盤(pán)數(shù)據(jù)溢出之前，可存入2^16=65536個(gè)波形數(shù)據(jù),。波形平均功能包括針對(duì)波形數(shù)目的除法，然而,，這個(gè)除法不能適用于FPGA,，需由用戶軟件操作完成。
6.2 累加矢量長(zhǎng)度
波形平均使用板上DRAM作為累加器,。波形數(shù)可以很大,，多5Msamples。
6.3 觸發(fā)
每個(gè)波形都由觸發(fā)啟動(dòng),，所有的采樣觸發(fā)都可選為波形觸發(fā),。系統(tǒng)波形平均更好的利用了重復(fù)測(cè)量功能，觸發(fā)可以是來(lái)自于與外部觸發(fā)源的外部觸發(fā)也可以是內(nèi)部觸發(fā),。通常,，脈沖形狀可以分析，觸發(fā)電平用于多次觸發(fā)重復(fù)脈沖,。
每個(gè)波形結(jié)束后的空載時(shí)間為20ns,為上一次采樣結(jié)束到系統(tǒng)接收新的觸發(fā)的時(shí)間間隔。
7,， 數(shù)據(jù)讀出到主機(jī)
由于數(shù)據(jù)讀出到主機(jī)的速度小于數(shù)據(jù)采集的速度,，板上必須有一個(gè)額外的緩沖空間在波形數(shù)據(jù)發(fā)送到主機(jī)之前存儲(chǔ)波形。經(jīng)由累加器的波形平均后,，PC數(shù)據(jù)率的需求是降低很多的。但當(dāng)后一個(gè)波形被累加后,，一段時(shí)間內(nèi),，累加器為數(shù)據(jù)讀出封鎖并不再接收新的波形。ADQ14通過(guò)引入一個(gè)外加的緩沖區(qū)（buffer）,在數(shù)據(jù)讀出之前保存結(jié)果,，同時(shí)不封鎖累加器,。一個(gè)新的累加過(guò)程將于20ns后啟動(dòng)。
8 ,，仿真結(jié)果
圖5中顯示了相對(duì)于同一采樣時(shí)鐘不同相位的脈沖信號(hào),，藍(lán)色信號(hào)帶有尖峰噪聲,。紅色信號(hào)為濾波后的結(jié)果。這里的關(guān)鍵是信號(hào)脈沖波形大于一個(gè)采樣寬度,，噪聲波形小于一個(gè)采樣寬度,，這是典型的高斯噪聲。
圖5
圖6顯示了來(lái)自于圖5的兩列脈沖和高斯尖峰噪聲,，藍(lán)色曲線為濾波前,，紅色為濾波后。底部紅色曲線來(lái)自基于閾值的原始信號(hào)濾波后的閾值濾波噪聲,。圖7為濾波前后的噪聲直方圖,，濾波后，噪聲幅度降低,。
圖6 濾波前后的兩列脈沖和隨機(jī)噪聲尖峰
圖7 濾波前后的噪聲直方圖
9， 并行采樣處理
FPGA 的數(shù)據(jù)率僅為250MHz,因此,，高速數(shù)據(jù)采集時(shí),，采樣操作必須為并行處理，這會(huì)給一些尺寸設(shè)置帶來(lái)了約束條件,，例如,，匹配信號(hào)路徑到濾波器的延遲時(shí)間設(shè)置為8個(gè)步長(zhǎng)，為了微調(diào)各個(gè)操作分支的時(shí)間,，濾波器峰值的位置可以移動(dòng)一個(gè)采樣長(zhǎng)度,。
